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基于VHDL的16路可调速彩灯控制器设计

雪缘园 2021-03-30 21:02 填写在线分享代码

        近年来,FPGA/CPLD生长急忙,跟着集成电途筑造工艺的一向先进,高性价比的FPGA/CPLD器件除旧布新,使FPGA/CPLD成为当今硬件形式比拟,FPGA/CPLD拥有用力强盛、开垦周期短、投资少,

        

  近年来,FPGA/CPLD生长急忙,跟着集成电途筑造工艺的一向先进,高性价比的FPGA/CPLD器件除旧布新,使FPGA/CPLD成为当今硬件形式比拟,FPGA/CPLD拥有用力强盛、开垦周期短、投资少,便于追踪商场转变实时修正产物发言行为一种主流的硬件描写发言,拥有很强的电途描写和筑模才力,能从多个目标对数字体系实行筑模和描写,从而大大简化了硬件安排职业,抬高了安排结果和牢靠性,并正在发言易读性和目标化、布局化安排方面,雪缘园阐扬出了强盛的性命力和行使潜力。

  QuartusⅡ是Altera公司正在21世纪初推出的FPGA/CPLD集成开垦处境,是Altera公司前一代FPGA/CPLD集成开垦处境Max+PlusⅡ的更新换代产物,其界面友爱,应用便捷,效力强盛,为安排者供应了一种与布局无闭的安排处境,使安排者能利便的实行安排输入、敏捷收拾和器件编程。

  本文正在QuartusⅡ开垦处境下,用VHDL发言安排了一种可用于限造16途彩灯,拥有4种彩灯变换形式,且变换速率可调的。

  16途可调逮彩灯限造器凭据效力可分为3个一面,如图1所示。个中,8 Hz分频一面用于对频率为10 MHz的时钟信号实行分频,取得频率为8 Hz的时钟信号CLK8。CLK8行为速率限造一面的基准时钟,通过计数分频式样又可取得频率分辩为4 Hz,2 Hz和1 Hz的时钟信号,然后由调速信号遴选个中之一行为彩灯时钟信号CLKQ,CLKQ即为彩灯限造一面的基准时钟,用于肯定彩灯变换的速率,由此告竣调速信号SPD对彩灯变换速率的限造,使彩灯可调速。

  彩灯限造一面通过输出1个16位二进造数(即彩灯输出信号Q)来限造16个彩灯,每一位二进造数对应1个彩灯的开闭,当该位数字为“1”时灯亮,该位数字为“O”时灯灭。彩灯的变换共成立4种形式:

  sO形式:只亮1个灯,从最左端逐一挪动到最右端,即输出信号Q从第15位入手下手将1个“1”顺序挪动到第0位;

  s1形式:只亮1个灯,从最右端逐一挪动到最左端,即输出信号Q从第0位入手下手将1个“1”顺序挪动到第15位;

  s2形式:亮2个灯,同时从驾御两头向中心挪动,即输出信号Q从第15位入手下手将1个“1”顺序挪动到第8位,同时从第O位入手下手将1个“1”顺序挪动到第7位;

  s3形式:亮2个灯,同时从中心向驾御两头挪动,即输出信号Q从第8位入手下手将1个“1”顺序挪动到第15位,同时从第7位入手下手将1个“1”顺序挪动到第0位。

  四种形式顺序轮回,若复位信号RST输入为高电平,则轮回结束,输出信号Q置零,彩灯全灭,RST复兴为低电平后,再次从sO形式入手下手轮回。

  本文所安排的16途可调速彩灯限造器,其电途符号如图2所示,个中clk为10 MHz时钟信号输入端,rst为复位限造端,spd为调速信号输入端,q为彩灯限造信号输出端。基于VHDL的16路可调速彩灯控制器设计

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